思尔芯的构设计、软件仿真、硬件仿真、原型验证工具最新的验证技术，整合多种验证方法，不断创新验证工具和验证流程，以确保设计出正确的芯片。

3月29日，由全球领先的技术媒体机构AspenCore主办的2023国际集成电路展览会暨研讨会(IIC Shanghai 2023)同期的EDA/IP与IC设计论坛，邀请了包括Cadence、芯瑞微、Andes、奎芯科技、芯和半导体、思尔芯、 安谋等多家来自EDA工具、IP解决方案等厂商代表作了相关深度分享。其中，思尔芯S2C副总裁吴滔作了主题为“异构验证助力先进SoC设计，多种方法提升验证效率”的演讲，介绍了思尔芯的异构验证解决方案如何帮助SoC、ASIC芯片用户去加速SoC的设计和验证。BUResmc

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思尔芯S2C副总裁吴滔BUResmc

先进的SoC现在设计规模增长很大，典型的特点就是有多核的CPU架构，包括CPU/GPU/NPU，它们在系统中怎样实现总线的协同，以及系统拓扑结构变得很复杂，一个芯片设计中可能有几千个core这种NoC的系统，怎么样去实现系统的拓扑，去验证它的功能，这些都是所面临的挑战。BUResmc

吴滔指出，先进的SoC面临的问题，包括多核系统、复杂的系统、拓扑结构，如何去实现它的可行验证，以及验证的效率问题，一个复杂的SoC，软件的开发和软件的测试占很大的比例，要怎么样提高系统运行的速率，去节省软件测试的时间；还有如何去确认验证有效性，如何满足覆盖率，以及在验证过程中，用户会有很多复用的IP子系统，这些复用新的问题都要处理，以及软硬件的协同验证，先进工艺需要要求做功耗方面的验证，怎么样去实现，这对SoC用户验证而言是一大挑战。BUResmc

他介绍道，思尔芯的构设计、软件仿真、硬件仿真、原型验证工具最新的验证技术，整合多种验证方法，不断创新验证工具和验证流程，以确保设计出正确的芯片。该厂商新推出的异构验证平台，主要包括四个层级：BUResmc

• 从比较底层的IP级验证，以及子系统级验证，其提供相应的形式验证工具帮助用户助力验证；
• 在上一级进行芯片级的集成和验证，此时会用到VIP做一些硬件仿真、软件仿真，甚至利用simulation；
• 再上一级就是做软硬件的协同验证，这一级别对验证的效率要求比较高，该厂商会提供Prototyping解决方案，帮助用户做软硬件联合验证；
• 再往上走就是做系统级的验证和软件测试，这时除了原型之外，还提供系统级的建模工具，可以跟原型结合起来，帮助用户去做更高级别、更高效的验证。

总言之，异构验证平台，思尔芯在架构设计方面有相应的产品，原型验证有芯神瞳，形式验证产品在开发中，最近会推出来给用户先试用。另外，其原型验证产品可以部署在云上，帮助用户获得更多的弹性算力。BUResmc

责编：Zengde.Xia

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夏曾德 夏曾德，《国际电子商情》副主分析师 进入专栏 业界新闻   制造/封测   EDA/IP/IC设计

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